Differenze tra le versioni di "Architetture digitali/2005-2006"

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'''Architetture digitali''' è un corso complementare per la laurea magistrale in Informatica.
 
'''Architetture digitali''' è un corso complementare per la laurea magistrale in Informatica.
  
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Federico Pedersini
  
 
=== Orari delle lezioni ===
 
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** sintesi sequenziale (FSM)
 
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* progettazione con approccio Register - Transfer - Level (RTL) (altrimenti detto a controllore e datapath o a firmware)
 
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* esempi di progettazione combinatoria e RTL
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** approccio strutturale e comportamentale
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** comunicazione tra processi mediante segnali
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** simulazione di una porta logica mediante processi
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** direct instantiation
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[[Categoria:Corsi 2005-2006]]

Versione attuale delle 07:50, 26 lug 2006

Informazioni generali

Architetture digitali è un corso complementare per la laurea magistrale in Informatica.

Docenti

Federico Pedersini

Orari delle lezioni

  • Venerdì 14.30 - 17.30

in auletta 4 (via Comelico).

Orario di ricevimento studenti

Contattare via email il docente: pedersini@dsi.unimi.it

Sito del corso

[1]

Materiale didattico

[2]

Modalità d'esame

L’esame consisterà di una verifica scritta o orale (da decidersi) e di un progetto da svolgersi singolarmente.

La frequenza non è obbligatoria.

Diario del corso

Lezione di Venerdì 14-10-05

Argomenti trattati nella lezione di oggi:

  • Introduzione al corso e informazioni generali
  • programma del corso
    • richiami di progettazione logica
    • diversi approcci alla programmazione e alla progettazione digitale in considerazione dei vincoli di progetto (performance, costi, consumo energetico, ...)
  • parametri di scelta di architettura
    • velocità
    • efficienza (di consumo e di ingombro)
    • costo (dell'esemplare e di progettazione)
  • qualità di una valida progettazione, che ne riducono il costo
    • riusabilità
    • configurabilità
    • modularità
  • differenze tra GPP (general purpose processor) e hardware dedicato
  • architetture intermedie tra GPP e hw dedicato
    • GPP + sistema operativo in tempo reale (RTOS)
    • DSP
    • microcontrollori
    • logiche programmabili (CLPD, FPGA)
  • linguaggi HDL (hardware description language): SystemC, VHDL, Verilog

Lezione di Venerdì 21-10-05

Argomenti trattati nella lezione di oggi:

  • progettazione di architetture digitali
    • sintesi combinatoria
    • sintesi sequenziale (FSM)
  • progettazione con approccio Register - Transfer - Level (RTL) (altrimenti detto a controllore e datapath o a firmware)
  • esempi di progettazione combinatoria e RTL (moltiplicatore a 32 bit)
  • controller
  • segnali di controllo e di clock

Lezione di Venerdì 28-10-05

Argomenti trattati nella lezione di oggi:

  • semplificazioni del progetto del moltiplicatore a 32 bit
  • approcci alla progettazione
    • approccio strutturale (RTL)
    • approccio comportamentale (algoritmo)
  • introduzione ai linguaggi HDL: M, Verilog, VHDL, SystemC
  • confronto tra linguaggi VHDL e SystemC
  • VHDL
    • approccio strutturale e comportamentale
    • design entity
    • esempio di descrizione VHDL di porta NOR
    • esempio di descrizione VHDL di contatore a 2 bit con architettura definita secondo l'approccio comportamentale

Lezione di Venerdì 4-11-05

Argomenti trattati nella lezione di oggi:

  • ripasso del contatore a 2 bit
  • schema temporale
  • esempio di descrizione VHDL di contatore a 2 bit con architettura definita secondo l'approccio strutturale
  • la simulazione in VHDL
  • le configurazioni in VHDL

Lezione di Venerdì 11-11-05

Argomenti trattati nella lezione di oggi:

  • VHDL
    • tipi scalari e vettoriali in VHDL
    • tipo STD_ULOGIC e suoi possibili stati
    • costrutto GENERIC

Lezione di Venerdì 18-11-05

Argomenti trattati nella lezione di oggi:

  • VHDL
    • tipo STD_ULOGIC, suoi possibili stati e tabelle di verità
    • ritardo iniziale e ritardo di trasporto
    • PROCESS
    • WAIT
    • variabili

Lezione di Venerdì 25-11-05

Argomenti trattati nella lezione di oggi:

  • VHDL
    • IF ... THEN ... ELSE (ELSEIF)
    • CASE/WHEN
    • WHILE ... LOOP
    • FOR ... IN ... LOOP
    • NEXT
    • scrittura compatta per i dataflow
    • concurrent signal assignment (es. multiplexer a 2 vie)
    • conditional signal assignment (es. multiplexer a 2 vie)
    • selective (o selected) signal assignment (es. multiplexer a 2 vie)
    • comunicazione tra processi mediante segnali
    • simulazione di una porta logica mediante processi

Lezione di Venerdì 2-12-05

Argomenti trattati nella lezione di oggi:

  • VHDL
    • signal drivers
    • signal attributes
    • universal loop
    • component
    • positional port association
    • complex ports
    • la direttiva OPEN
    • direct instantiation
    • component instantiation

Lezione di Venerdì 16-12-05

Argomenti trattati nella lezione di oggi:

  • VHDL
    • ancora sui components
    • test e simulazione
    • introduzione alle reti di sensori
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